미래 반도체의 핵심 'EUV', 그 진화의 끝은 어디?

미래 반도체의 핵심 'EUV', 그 진화의 끝은 어디?

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펠리클, ALD, 멀티패터닝 등 EUV 기술은 '진화중'

 

 

 

EUV 시대가 올해 본격 개막한다. 2017년 삼성전자가 7나노급 파운드리 공정에 EUV 장비를 처음 적용한 이후 EUV에 대한 관심은 급속도로 높아졌다. 특히 지난해 극미세 공정개발에 대한 니즈(needs)가 커지면서 EUV 대중화 시점도 성큼 앞당겨지는 추세다. 네덜란드 ASML이 유일하게 만드는 EUV 장비는 '없어서 못팔' 정도다. 삼성전자, SK하이닉스, TSMC, 인텔 등 주요 반도체기업들이 입도선매(立稻先賣)에 나서는 형국이다. 

EUV 적용범위도 파운드리에 이어 D램으로 점점 확대되는 모습이다. 삼성전자가 2020년 초 EUV 공정을 적용한 1세대(1x) 10나노 DDR4 D램 양산을 시작했으며, SK하이닉스도 지난해부터 D램 공정에 EUV 장비를 적용 중이다. 이처럼 글로벌 반도체기업들이 EUV 공정을 속속 도입하면서 EUV 생태계로 확산되고 있다. 

하지만 EUV 기술은 아직 완성형이 아니다. 지금은 개화 단계다. EUV 대중화 시점에 맞춰, 관련 기술은 하루가 멀다하고 진화하고 있다는 게 전문가들의 평가다. EUV의 진화는 거의 모든 분야에서 '진행형'이다.

1. 멀티패터닝

먼저 D램 공정을 위한 멀티패터닝 기술의 경우 2030년께 나올 전망이다. 오혜근 한양대 교수는 "EUV 공정이 얼마나 미세한 회로를 구현할 수 있는지는 메모리와 비메모리 반도체를 구별할 필요가 있다"고 말했다. 오혜근 교수는 "TSMC 등 파운드리 업계가 거론하는 3nm 노드는 비메모리반도체인 ASIC(주문형반도체)에 적용되는 얘기다. 비메모리반도체의 3nm를 메모리반도체로 환산하면 16nm급이 된다" 며 "EUV 공정을 통해 양자역학적으로 메모리반도체 소자에 문제가 없다고 알려진 2nm, 3nm 급까지 구현해낼 수 있을 것"이라고 전망했다. 그는 "현재 30여개의 반도체 층에서 EUV 공정이 적용되는 층은 5개 수준이지만, 향후에는 적용 비중도 더 커질 것"이라고 내다봤다.

오 교수는 EUV 노광공정의 장기적인 전망과 관련해서는 "오는 2030년이나 2035년에는 EUV에서도 멀티패터닝 기술을 쓸 수 있을 것으로 보인다"며 "향후에는 EUV 공정의 확대와 함께 원자 단위의 크기를 구현하는 AFM(원자간력 현미경) 등의 대체 물질도 등장할 수 있을 것"이라고 설명했다.

2. ALD

EUV 공정에서 ALD의 활용도도 높아질 전망이다. ALD는 원자층증착법의 약자로, 원자 수준인 1옹스트롬(0.1 nm) 두께로 다층 증착할 수 있는 기술이다. 현재 반도체 업계에서 보편적으로 활용되는 CVD(화학기상증착법) 대비 증착 속도는 느리지만, 반도체 공정이 급격히 미세화되면서 ALD에 대한 중요도가 더 높아지는 추세다.

박진성 한양대 교수는 "주요 파운드리 업체가 5nm 이하의 초미세 공정 경쟁을 벌이면서, 더 작은 층을 균일하게 증착하는 ALD가 전 세계적으로 더 많이 활용될 것"이라며 "초미세 공정에서 CVD는 분명히 한계가 있다"고 말했다. 박 교수는 이어 "ALD는 D램, 낸드, 로직 등 반도체 산업 전반에서 이미 양산 단계로 활용 중"이라며 "지금처럼 전체 면적을 증착하는 것이 아닌 원하는 부분만을 선택적으로 증착할 수 있는 ALD 기술도 전 세계 주요 연구기관에서 개발하고 있다"고 덧붙였다.

3. 펠리클

EUV용 펠리클 기술의 진화도 빠른 속도로 진행 중이다. 펠리클은 EUV용 마스크가 오염되는 것을 방지하는 초박막 형태의 소모성 부품이다. EUV용 마스크 가격이 5억~10억원에 달하는 만큼 업계는 EUV용 펠리클이 필수적으로 도입되어야 한다. 다만 EUV용 펠리클 역시 가격이 장당 수천만원 대로 결코 저렴하지 않고, 외부 압력에 매우 민감해 세정이 쉽지 않다는 한계가 있다.

이에 대해 김태곤 한양대 교수는 "EUV용 펠리클에 어떠한 물리적, 화학적 영향을 가하지 않고도 표면 상의 오염물질을 제거하는 기술을 개발하고 있다"고 말했다. 김태곤 교수는 "펠리클은 대기 중에서도 스스로 깨질 만큼 매우 얇아 조금만 압력을 받아도 깨져버리고 만다"며 "이를 해결할 수 있는 장비를 연구실 실험 단계 정도로 구현해냈다"고 밝혔다. 이 기술을 적용하면 EUV용 펠리클의 수명을 크게 늘릴 수 있게 된다. 사용 업체 입장에서는 생산 비용을 획기적으로 줄일 수 있는 길이 열릴 수 있다는 게 김 교수의 설명이다.

4. 패키징

EUV 공정 도입이 본격화되면서, 필연적으로 수반되는 게 패키징 기술의 진화다. 김학성 한양대 교수는 "전공정 미세화가 한계에 접어들고, 웨어러블 디바이스와 같은 초소형 기기가 개발되면서 칩을 고밀도로 집적하는 패키징 기술이 부각되고 있다"며 "주요 파운드리 업체들도 패키징의 중요성을 인지하고 있는 상황"이라고 설명했다.

김학성 교수가 본 패키징 기술의 핵심은 MCP(다중 칩 패키지)다. 김학성 교수는 "D램 칩을 8단, 12단으로 3D 적층하게 되면서 각 칩을 유기적으로 연결하는 고난이도 기술이 극적으로 발전하고 있다"며 "이미 개발됐던 기술들이 시장 수요와 맞물리면서 꽃을 피운 것"이라고 밝혔다.

김 교수는 "대만 OSAT 업체들이 TSMC를 위주로 기술력을 강하게 키워 온 반면, 우리나라는 이러한 생태계가 덜 성숙해 있는 면이 있다"며 "국내 소부장 업체도 주요 반도체 업체와 함께 공정 및 장비 기술을 발전시킬 필요가 있다"고 강조했다. 

5. R&D 인프라

빠르게 도입되는 EUV 기술과 관련해, 국내 EUV 관련 R&D 인프라닌 미흡하다. 이상설 포항가속기연구소 박사는 "EUV라는 빛의 특성을 연구할 수 있는 장비를 갖춘 곳은 현재 포항가속기연구소가 유일하다"며 "국내 EUV 연구 활성화를 위한 인프라를 확충하는 게 필요하다"고 지적했다. 

이상설 박사는 "수요 기업 입장에서는 노광장비나 검사장비 등 EUV 인프라가 절반 정도 갖춰져 있으나, 차세대 공정을 위한 연구 인프라는 수요 기업에서조차도 별로 없는 상황"이라며 "올바른 EUV 생태계 구축을 위해서는 공공 성격의 인프라 구축이 아주 시급하다"고 밝혔다.

 

 

 

 

 

 

(출처:http://www.thelec.kr/news/articleView.html?idxno=15634)