AI 칩은 미세공정 기술에 달렸다
극자외선(EUV) 파장의 빛을 사용하는 포토공정 적용
EUV 기반 7나노 이하 미세공정에서 성능과 수율 향상
4D 구조의 GAA 기반 차세대 3나노 반도체 기술 적용
3나노 이하의 초미세 공정에서 성능과 전력효율 개선
20일 한국을 찾아온 조 바이든 미국 대통령이 윤석열 대통령과 함께 곧바로 삼성전자 평택 캠퍼스를 방문했는데요. 이례적으로 방명록 대신 반도체 웨이퍼에 서명하는 일이 있었습니다. 한미 양국이 경제안보의 핵심인 반도체 분야의 동맹을 과시했을 뿐 아니라 삼성전자의 반도체 기술력을 전세계에 알리는 기회가 되었죠.
삼성전자는 두 정상에게 곧 양산에 들어가는 차세대 ‘게이트올어라운드(GAA, Gate-All-Around)' 기반의 세계 최초 3나노 반도체를 소개했습니다. 이 과정에서 두 정상은 GAA 기술로 제작된 3나노미터(nm, 10억분의 1m) 반도체 웨이퍼에 서명하게 됐다고 합니다. GAA는 기존 핀펫(FinFET) 기술 보다 칩 면적과 소비전력을 줄이면서 성능을 높인 신기술로, 삼성전자가 세계 최초로 도입했습니다.
제조를 위탁 받아 반도체를 생산하는 전 세계 파운드리 시장은 대만의 TSMC와 한국의 삼성전자가 양분하고 있다고 해도 과언은 아닙니다. 이 두 기업들은 서로 나노미터(nm) 공정에서 더 진보되고 세밀한 공정 기술을 확보했는지 경쟁해왔죠. 이들 기업이 나노 단위의 공정에서 경쟁하는데 가장 중요한 핵심 장비는 EUV((EUV, Extreme Ultra Violet, 극자외선) 설비인데요.
반도체를 만드는 데 핵심은 빛으로 회로를 그리는 리소그래피(lithography, 석판인쇄) 입니다. 실제 석판화를 만드는 것과 동일한 방식으로 실리콘의 특정 부분에만 빛을 선택적으로 쪼여준 뒤, 쪼여준 부분만 벗겨낼 수 있는 특수한 용매를 이용해 수십억개의 전자 회로 배선을 만들어내는 기술입니다. 또한 같은 양의 실리콘으로 많은 반도체를 만들기 위해 배선의 폭을 줄이는 것이 필수적인데요. 배선의 폭을 줄이기 위해서는 리소그래피에 사용되는 빛(광원)의 파장을 줄이면 됩니다. 이렇게 빛으로 회로를 그리는 전 과정을 포토공정이라고 하는데요. 포토공정은 전체 반도체 공정 시간의 60%, 총 생산원가 비중의 30%를 차지할 정도로 시간도 오래 걸리고 가장 많은 문제가 발생하는 공정이기도 합니다.
특히 EUV는 포토공정에서 13.5nm의 극자외선 파장의 광원을 사용하는 리소그래피 기술 또는 이를 활용한 제조공정을 말하는데요. 기존의 193nm ArF(불화아르곤) 공정이 안정된 생산성이 보장되어 있고 기술적으로 성숙했지만 이 빛을 활용한 최소 선폭의 한계는 10나노였습니다. 그래서 미세 회로를 그리기 위해서는 빛을 여러 번 쏴주는 공정이 필요하게 되고 그만큼 생산 시간도 길고 생산량이 감소하는 단점이 있었죠.
EUV를 쓰려는 이유는 파장을 혁신적으로 짧게 할 수 있기 때문이죠. 반도체 칩 제조 분야에선 웨이퍼 위에 극도로 미세한 회로를 새겨 넣는 것이 필수입니다. 그래야만 트랜지스터와 콘덴서 등 소자들을 지름 300밀리미터(mm)의 제한된 웨이퍼 공간에 더 많이 집적하고, 성능과 전력효율 또한 높일 수 있기 때문이예요.
특히 7나노 이하의 선폭 공정에서는 EUV 장비가 없으면 반도체 생산이 불가능하기 때문에 나노공정에서는 핵심적인 장비입니다. 기존의 ArF에 비해 파장이 짧아 세밀한 반도체 회로 패턴 구현이 가능하기 때문이죠. 또한 공정 복잡도를 축소할 수 있어 성능과 수율도 향상됩니다.
파운드리 업체 중 10나노 미만의 미세공정 기술력을 갖춘 기업은 삼성전자와 TSMC뿐입니다. 우리가 쉽게 접할 수 있는 반도체는 대부분 MOSFET(금속 산화막 반도체 전계 효과 트랜지스터) 구조를 가지고 있습니다. MOSFET는 평상시 게이트에 전압을 인가하지 않아 off(0) 상태이지만 게이트에 일정 수준의 전압을 인가하게 되면 소스에 채워진 전자들이 게이트에 의해 생성된 채널에 의해 드레인으로 넘어갈 수 있게되는데 이때를 on(1) 상태라고 합니다. 스위치처럼 on/off를 통해 디지털 신호 0과 1을 빠른 속도로 만들어내는 것이죠.
여기서 ‘nm’은 바로 게이트에 의해 생성되는 채널의 길이(선폭)를 의미하는데요. 소스에 있는 전자가 드레인으로 넘어가기 위한 길(채널)이 짧을수록 훨씬 빠르게 채널을 통과하게 되겠죠. 목표까지 가는 길이 짧아진 만큼 소비전력도 감소하며 발열도 줄어들며 전체적인 성능이 매우 빨라지게 됩니다. 하지만 이 채널 길이를 줄이는 데는 한계가 있는데요. 이는 선폭이 너무 짧아짐에 따라 의도하지 않게 소스의 캐리어(전자 또는 정공)들이 드레인으로 넘어가게 되면서 전원이 꺼진 상태에서도 누설전류가 발생하게 되면서 저전력 기술이 무너지게 되는 것입니다.
이처럼 파운드리 업체들은 선폭과 누설전류를 동시에 줄일 수 있는 방법을 고민했고 현재 주로 양산되고 있는 구조가 핀펫(Fin-FET) 구조입니다. 핀펫 공정은 기존 2D(차원) 평면구조의 소스와 드레인을 상어 지느러미처럼 3D 구조로 세우는 것이 핵심인데요. 기존 2D 방식의 반도체는 오로지 한개의 게이트(스위치)만으로 채널의 전류 흐름을 제어했다면 이제는 3면(상,좌,우)의 게이트가 채널의 전류 흐름을 제어함으로써 채널 off시 2D 구조에 비해 누설되는 전류를 더욱 확실하게 억제할 수 있게 됩니다.
핀펫 공정은 TSMC가 16nm부터 도입해 7nm 공정까지 적용을 성공리에 마치며 삼성전자를 추월하며 5~3나노 개발에도 박차를 가하고 있는 상황입니다. 핀펫 구조는 여전히 첨단 반도체 공정에 사용되고 있지만 최근 4나노 이후의 공정에서는 더 이상 동작 전압울 줄일 수 없다는 한계가 발견되기도 했는데요. 실제로 TSMC는 3나노 공정 생산라인을 가동해 3나노 기술이 적용된 인텔, 애플 등의 반도체를 양산할 계획이었지만 수율 확보에 어려움을 겪으며 추후 개발 일정에도 차질이 불가피해졌다고 합니다.
이를 위해 새롭게 탄생한 것이 핀펫(FinFET) 기술보다 한 단계 진일보된 4차원 구조의 바로 차세대 3나노 GAA 기술입니다. 3나노 이하 초미세 회로에 도입될 GAA구조의 트랜지스터는 전류가 흐르는 채널 4면(상,하,좌,우)을 게이트가 둘러싸고 있어 전류의 흐름을 보다 세밀하게 제어하는 등 채널 조정 능력을 극대화했습니다. 이로 인해 한꺼번에 더 많은 전자를 처리할 수 있어 높은 전력 효율을 얻을 수 있는 건데요.
TSMC를 맹추격 중인 삼성전자는 3나노 공정에서부터는 핀펫 대신 GAA 기술을 차세대 3나노 공정에 도입하겠다고 승부수를 띄웠습니다. 삼성전자는 기존 GAA 구조를 한층 더 발전시킨 기술을 보여주었는데요, 단면의 지름이 1나노미터 정도로 얇은 와이어(Wire) 형태의 채널인 경우 채널의폭이 얇아 충분한 전류를 흐르게 하지 못하는 단점을 개선한 것으로, 종이처럼 얇고 긴 모양의 나노시트(Nano Sheet)를 여러 장 적층해 성능과 전력효율을 높인 독자적인 기술 MBCFET(Multi Bridge Channel FET)입니다.
MBCFET 공정은 최신 7나노 핀펫 트랜지스터보다도 차지하는 공간을 45% 가량 줄일 수 있으며, 약 50%의 소비전력 절감과 약 35%의 성능 개선 효과가 있을 것으로 기대되는데요. 뿐만 아니라 나노시트 너비를 특성에 맞게 조절할 수 있어 높은 설계 유연성을 갖고 있으며, 핀펫 공정과도 호환성이 높아 기존 설비와 제조 기술을 활용할 수 있다는 장점도 있습니다.
GAA 구조의 트랜지스터는 인공지능, 빅데이터, 자율주행, 사물인터넷 등 고성능과 저전력을 요구하는 차세대 반도체에 적극 활용될 예정입니다.
파운드리의 미래로 불리는 초미세공정에서 TSMC와 삼성전자가 서로 다른 기술을 택한 만큼 업계에서는 각사의 수율 확보에 관심을 가지고 있습니다. 이 같은 상황에서 삼성전자가 바이든 대통령에게 3나노 웨이퍼를 내놓으면서 수율 확보에 있어 기술적 난제를 해결했다는 분석이 나오는데요, 업계에서는 삼성전자의 GAA 공정이 TSMC와의 기술 격차를 단숨에 좁히는 승부수가 될 것으로 보고 있습니다. 삼성전자는 곧 GAA 기술을 적용한 3나노 1세대 제품 양산을 시작할 예정입니다.
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